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Présentation du projet
Le projet HERODOTOS, de recherche industrielle, adresse une problématique très actuelle qui concerne la synchronisation globale à l’intérieur de systèmes intégrés multiprocesseurs, de type Réseau sur Puce (NOC) et qui est directement liée au problème de la gestion de puissance (consommation) dans une puce très complexe incluant plusieurs blocs IP.
Ce projet a pour ambition de valider par réalisation d’un prototype silicium les concepts de génération d'horloge développés dans les laboratoires LIP6 et LETI. Il s'agit d'explorer deux approches de synchronisation employées dans les circuits dits "tout-synchrones" et dans les circuits dits "mésachrones". Le premier concept a été conjointement étudié et développé par le LIP6, le LETI et Supélec dans le projet ANR HODISS qui s'est terminé en septembre 2011. L'idée est de générer une horloge globale d'un grand circuit numérique (ex., un système multiprocesseur sur puce) à l'aide d'un réseau de PLLs reparties sur la surface de la puce. Le deuxième concept étudié par le LETI consiste à générer une horloge globale pour un circuits multicluster de sorte à garantir à chaque cluster la même fréquence d'horloge, mais pas nécessairement la même phase. Cette solution de synchronisation, qui est intermédiaire entre les circuits synchones et circuits asynchrones, permet de s'affranchir des difficultés de mise en place d'une horloge globalement synchrone et de celles liées à une communication entre blocs à cadences variables. Le générateur d'horloge "mésachrone" fonctionne donc comme un réseau de FLL (Frequency locked loops).
L'objectif final du projet est de réaliser deux puces validant les deux concepts de génération d'horloge, et une comparaison objective de ces deux méthodes de synchronisation prenant en compte la performance, le coût énergétique et la complexité de réalisation.
Résultats du projet : conception et réalisation d'un premier prototype du générateur d'horloge
Un des résultats majeurs du projet à l'heure actuelle est la réalisation du premier prototype fonctionnel du générateur d'horloge, en technologie CMOS 65 nm de ST Microelectronics. Ce prototype contient un réseau de 4x4 oscillateurs distribués sur la surface de la puce, qui génèrent une horloge globale dans la plage de fréquence de 1-2480 GHz, avec une erreur de déphasage globale mesurée hors puce n'excédant 290 ps, et moins de 60 ps entre les oscillateurs voisins. La conception est décrite dans les articles publiés dans le cadre du projet. Le layout de la puce, ainsi que la photo du circuit fabriqué sont présenté ci-dessous.
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